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ＪＴＡＧ

１．ＪＴＡＧバウンダリスキャンの概要

集積回路(IC)やＩＣパッケージの集積度がますます上がっているため、プリント基板(PCB)上でのテストが一層困難になってきている。この問題に対処するために、ＩＥＥＥ規格１１４９．１−１９９０（ＩＥＥＥ標準テスト・アクセス・ポートおよびバウンダリスキャン・アーキテクチャ）が採用されるようになってきている。それにより、ユーザはＰＣＢ上の集積回路間の接続も、集積回路自身のテストと同様に効率よくテストできる。ＩＥＥＥ１１４９．１規格は、バウンダリ・スキャンを備えた異なるメーカのデバイス間の相互動作が確実になるように、詳細プロトコルを定義している。

　

ＩＥＥＥ１１４９．１は、テスト・アクセス・ポート（ＴＡＰ）を定義する。ＴＡＰは、システムの集積回路のバウンダリ・スキャン・テストを行うために、１つのリセット・ピン（ＴＲＳＴ）をオプションで持つ４ピンのインターフェースで構成されている。テスト・データ・イン（ＴＤＩ）、テスト・モード選択（ＴＭＳ）、テスト・クロック（ＴＣＫ）、およびテスト・データ出力（ＴＤＯ）の４本のインターフェースである。

ユーザのテスト・ホストはこれらのピンを通して、デバイスにテスト・コマンドとテスト・データをシリアルにロードし、出力を駆動して入力を検査する。図１に示す構成では、バウンダリ・スキャンはＩＣテストに使われているが、テスト・データは最初のバウンダリ・スキャン・デバイス（Ｕ１）のＴＤＩにシリアルに入り、バウンダリ・スキャン・デバイス（Ｕ２とＵ３）間のＴＤＯ／ＴＤＩ接続を通じて、最後のバウンダリ・スキャン・デバイス（Ｕ４）のＴＤＯから出る。

　

図１　バウンダリ・スキャン回路を用いたプリント基板

　

バウンダリ・スキャン・デバイスの内部構造を図２に示す。

この構成では、ＴＭＳおよびＴＣＫ信号は全バウンダリ・スキャンＩＣにパラレルに接続され、全バウンダリ・スキャンのコンポーネントが同じ状態で動作するようになっている。その他の構成では、マルチ・スキャン・パスを単一リングの代わりに使う。マルチ・スキャン・パスを使用するときは、その独自のＴＭＳとＴＣＫ信号によって、各リングは個別にコントロールされる。

　

図２　バウンダリ・スキャン・デバイスの構造

　

図３はＰＣＢのバウンダリ・スキャン・テストに使用されるコンポーネントのシステム・インターフェースである。３つの主要コンポーネント、すなわちテスト・ホスト、バウンダリ・スキャン・サポート回路、そしてテストされるデバイス（ＤＵＴ：Device Under Test）を示す。ここに示されているＤＵＴは、専用バウンダリ・スキャン回路を内蔵しているデバイスである。テスト・ホストは通常は、自動テスト装置（ＡＴＥ：Automatic Test Equipment）、ワークステーション、ＰＣ、またはマイクロプロセッサのうちの１つである。

図３中のバウンダリ・スキャン・サポート回路は、バウンダリ・スキャン・マスタ（ＢＳＭ）とも呼ばれる。ＢＳＭは、テスト・ホストからのタスクをオフロード（off Load）しスループットを上げる。ＢＳＭはテスト・ホストとＤＵＴ間をインターフェースするために、汎用マイクロプロセッサ・インターフェースと３つのデータ・バッファとを持ち、パラレルからシリアル／シリアルからパラレルへの変換を行う。ＢＳＭはまた、専用自動テスト・パターン・ジェネレータやテスト・レスポンスの圧縮により、テストのスループットを向上させるものもある。

ユーザは、バウンダリ・スキャン・テスト・カードとソフトウェアにより、プロトタイプのバウンダリ・スキャン・テストをセットアップすることができる。各メーカでは、ＰＣベースで、安価なものでサポートしている。

　

図３　バウンダリ・スキャン・テストのシステム構成

　

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　更新日：'97/11/08 M.tanaka
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