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JTAG
JTAGバウンダリスキャンの導入
バウンダリスキャンはテスト方式の一つで、テスト中のアクセスコントロールあるいは観測のために、ICバウンダリ上のレジスタのリングを使用するものである。フルスキャンの場合は、デバイスの全ての入出力をテストすることができる。
IEEE1149.1スタンダードは、次のようなテスト論理、データレジスタ、バイパスレジスタ、インストラクションレジスタ、テストアクセスポート(TAP)を定めている。TAPコントローラは同期コントロール信号で制御され、これらの信号は4線のテストポート経由で入力される。TAPコントローラはチップ内にIEEE1149.1テスト構造のためのコントロール信号を発生する。
図4にバウンダリ・スキャン・アーキテクチャの基本構造を示す。バウンダリ・スキャン回路は、各I/Oセルに実装されている。各バウンダリ・スキャン・セルは、図7に示すように、2-to-1フロントエンド、バックエンド・マルチプレクサ、データ保持とシフト用のDフリップフロップ、およびデータアップデートのためのラッチから成っている。各パッドセルごとに3個のバウンダリスキャンセルがあり、それぞれDE(Data Enable:スリーステート信号)、DI(Data In)、およびDO(Data Out)信号用となっている。一般的には各パッドセルは双方向I/Oバッファとして構成される。メーカによってはDIとDOが兼用になっており、2ビット構成のものもある(図6)。
バウンダリ・スキャン・セルは、バウンダリ・スキャン・データ・レジスタ(BSR)を形成する一連のものとして接続される。BSRはJTAG TAPを除き、クロックバッファを含む全てのI/Oパッドをカバーする。4線TAPはテストクロック(TCK)、テストモードセレクタ(TMS)、テストデータイン(TDI)、テストデータアウト(TDO)から成っている。非同期テストリセット(TRST)はIEEEスタンダード1149.1-1990にオプションで規定されている。TRSTによりTAPコントローラはテスト論理・リセット状態にリセットされ、TDOはスリーステート状態になる。
16ステートTAPコントローラはTMSのコントロールの下で、TCKのポジティブエッヂ(↑)で状態遷移を行う。これによってインストラクションレジスタあるいは他のレジスタにデータをロードするためのシリアルプロトコルが実現される(
図5)。
デバイスIDレジスタは32ビットのレジスタで、4ビットのバージョンフィールド、16ビットのパーツ番号フィールド、11ビットの製造者JEDECコードから成っている。
1ビットのバイパスレジスタは、プリント基板上のテスト中デバイスにアクセスするための、デバイスを通した最短のシリアルパスを提供し、テストに無関係のデバイスのBSRをバイパスする。
インストラクションレジスタは、EXTEST、SAMPLE、BYPASSの3つの必須命令のほか、メーカ、デバイスごとにオプションコマンドをデコードする。
・EXTESTはBSRから、ある程度デバイス外部に至るまでの回路テストに使われ、ボンディングワイヤ、ターミナル、2つのバウンダリスキャン・デバイス間の接続も含む回路のボードトレースを行う。EXTESTの実行中は、全てのI/OピンはBSDRに接続され、内部論理ブロックは分離されている。
・SAMPLEは通常の操作中に特定の時間のデバイス入出力ベクタのサンプルや特定時間のデータを入手するために使われる。サンプルはBSR内に捕捉され、検査のためにTDOを通してシリアルにシフトアウトされる。
・BYPASSはデバイスのTDIとTDOラインの間に1ビットのバイパスレジスタを配置し、BSDRをバイパスする。BYPASSインストラクションは機能テストのためにバイパスされたデバイスのTDO出力に、TDI入力が接続されたデバイスにアクセスするのに使われる。
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更新日:'97/11/08 M.tanaka