現在、ボードテストといえば、基板のパターン面から生花で使う“剣山”のような針山を押し当てて行う“インサーキットテスト手法”が主流である（図1）。しかし、デバイスの高集積化がピン数を増加させている一方、高密度実装の需要からパッケージの小型化も進んでいる。

〔図１〕従来のボードテスト法

その結果、表面実装用の100ピンPQFP（Plastic Quad Flat Package）では、ピン間隔が0.65mmにまで狭まり、インサーキットテストで用いているテスト針の直径0.8mmを下回ってしまった。そのため、図2のようにテストパッドの配置を工夫するなどの対策で、何とかしのいでいるが、余分な基板スペースを必要とすることから、高密度実装の妨げとなっている。

〔図２〕従来のボードテスト法の限界

JTAG対応デバイスには、デバイス本来の機能を行うための内部ロジックのほかに、図３に示すような四つのレジスタ（バウンダリスキャンレジスタ、インストラクションレジスタ、バイパスレジスタ、オプションレジスタ（IDCODEレジスタなど））と、それらを制御するTAPコントローラによって構成されるテストロジックが内蔵されている。

そのテストロジックに対する命令やテストデータ、テストした結果のデータなどの入出力を行うシリアルインターフェースはTAP（Test Access Port）と呼ばれ、表２に示す５本の信号線をもっている。この信号線を、外部のホストコンピュータで制御することによって、JTAGテストが実施される。

デバイスの内部は図３からもわかるように、内部ロジックと各デバイスピンとの間に、セルと呼ぱれるシフトレジスタを配置しているところが、従来と異なっている。これらのセルによって、各ピンで発生する事象を観測したり制御することが可能となる。

図３のインストラクションレジスタは、命令ビットを読み込んでデコードするもので、その結果、デバイスに各種の機能を実行させることができる。デバイスごとに、実装する命令の種類や命令コードの割り当てが異なるので、インストラクションレジスタの長さは一様ではない。各命令については後述する。

IDCODEレジスタは、デバイスおよび製造メーカーなどを識別するためのものである。このレジスタは３２ビット長のレジスタで、ビット構成が図４のように規定されている。しかし、現状ではこのレジスタを実装しているデバイスは少ない。